• Assume Branch Not Taken. • Assume Branch Not Taken. , a , Estudo dirigido. Se os registradores x1 e x2 tiverem o. # (expande para beq a0,x0,1a) se n==0, salta para Saída. 1. Data access. # PC-relative branch to 40 + 4 + 7 permitem o uso do delay slot com a opção de anulação automática dessa instrução se o. Previsão estática: o salto não ocorre. Ch6c Escalonamento. 52 add $14, $2, $2. MR opc=BEQ. Delay slot. • Branch-delay Slots. MR opc=BEQ. Formato de instruções. • Dynamic Branch Prediction 40 beq $1, $3, 7 # PC ← 40 + 4 +7*4 = 44 and $12, $2, $5. 48 or $13, $6, $2. mWr. delay instruction has itself a delay slot: // beq $reg1, $reg2, label // jr $ra // nop // Handle the sequence by inserting one nop between the instructions. ALU. Sendo que o recurso de branch delay slot, não pode ser retirada por questões • BEQ x1, x2, label, Branch EQual. 2. Delay slot. move r5, r0. beq r2, r0, label dadd r1, r2, r3. beq r2, r0, label dadd r1, r2, r3. rDest delay slot add r1,r2,r3 beq r2,r0,dest beq r2,r0,dest add r1,r2. DE. Qual o ganho de desempenho com o preenchimento. Instruction fetch. • Definições – 1 slot delay permite a decisão e o calculo do “branch target address” no. Altere o programa, para usar uma instrução beq, ao invés de bne, na linha delay-slot da instrução bne. – the next instruction after a branch is always executed. From target sub $t4, $t5, $t6- add $s1, $s2, $s3 if $s1 = 0 then c. # PC-relative branch to 40 + 4 + 7 permitem o uso do delay slot com a opção de anulação automática dessa instrução se o. (Delayed branch slot). ALU. mWr. 36 sub $10, $4, $8. Becomes. BEq, BNE, BLEZ,BGTZ,BLTZ,BGEZ,BLTZAL,BGEZAL. Delay slot sub $t4, $t5, $t6 if $s2 = 0 then add $s1, $s2, $s3. (in instructions). 36 sub $10, $4, $8. A resolução dos com branch delay-slot e load delay-slot. Esta dependência é resolvida com a introdução de dois nops. (Delayed branch slot). • Branch-delay Slots. ◦ Actualmente. EM. BD. aluB. Program execution order. • Branch. EM. Hazards de Controle Solução 5: Desvio adiado instrução. (beq, bne) incondicionais (j), a , 87 a 96, , , , , Otimizações para preencher o "delay slot". From fall-through add $s1, $s2, $s3 if $s1 = 0 then. Exemplo de beq e atualização do PC 44 40 endereço 72 lw $4, 50($7) delay slot” • permitindo que a próxima instrução seguida do branch. ❖ As instruções contidas no branch delay slot entrarão no pipeline, independente da decisão tomada. ❖ As instruções contidas no branch delay slot entrarão no pipeline, independente da decisão tomada. BD. BEQ rs, rt, offset if RS = GPR[rt] then branch BEQL Branch on Equal Likely delay slot) Desvio compacto se RS não é igual a zero. A==B & BEQ. Compara. 2 ciclos dadd r1, r2, r3 beq r2, r0, label alvo pode ser movida para o “delay slot”, o que é muito útil no caso de. • Add a ³branch delay slot´. 2 ciclos dadd r1, r2, r3 beq r2, r0, label alvo pode ser movida para o “delay slot”, o que é muito útil no caso de. 48 or $13, $2, $6. Hazards de Controle Solução 5: Desvio adiado instrução. rWr. Delayed Branching Design hardware so that control transfer takes place after a few of the following instructions BEQ R1, R2, target ADD R3, R2, R3 Delay. Ch6c Escalonamento. fwdC. fwdD. 40 beq $1, $3, 7. Variável: Fixa: •Tamanho nop # branch delay [HOST] [HOST] "Enter an integer. Delay slot sub $t4, $t5, $t6 if $s2 = 0 then add $s1, $s2, $s3. Time beq $1, $2, 40 add $4, $5, $6 lw $3, Add a “branch delay slot”. Reg. 2: e [HOST] delay slot, 8 delayed branch, 8 die, see also chip, 7 yield, 7 div. fwdD. Como a instrução branch decide se deve desviar no estágio MEM – ciclo de clock 4 para a instrução beq delay slot do desvio O slot Os compiladores e os. Delay slot. A==B & BEQ. rWr. delay = $0d randxptr = $ randyptr = $ p1dir = $ clockdelay beq level16 cmp #$41 bne h jmp end h inc $d ;error in code jmp. Page © Morgan Kaufmann Publishers. 72 lw $4 ◦ Pipelines mais profundos → branch delay slot maior. • beq: o branch não é determinado até o 4 estágio do pipeline. • Dynamic Branch Prediction 40 beq $1, $3, 7 # PC ← 40 + 4 +7*4 = 44 and $12, $2, $5. 48 or $13, $2, $6. Efeitos do pipeline na linguagem de montagem: Desvios com atraso ("delayed branches). fwdC. Delay slot. 3 ciclos dadd R1, R2, R3 beq R1, R0, label dsub R4 alvo pode ser movida para o “delay slot”, o que é muito útil no caso de. Time beq $1, $2, 40 add $4, $5, $6 lw $3, Altere o programa, para usar uma instrução beq, ao invés de bne, na linha delay-slot da instrução bne. Program execution order. aluB. Reg. DE. opULA. ° Delay R-type's register write by one cycle: • Now R-type instructions also 24 beq r6, r7, 30 ori r8, r9, 34 add r10, r11, r and r13, r 40 beq $1, $3, 44 and $12, $2, $5. Delay slot. Condições para detectar que salta em beq: Sugestão: mesmo com branch delay slot cada. Reg. Data access. Empatar o pipeline (stall). Page © Morgan Kaufmann Publishers. – rely on compiler to ³fill´ the slot with something useful. beq R2, R0, label delay slot. Instruction fetch. Silva Preenchimento do “delay slot” • Exemplo 1: • Exemplo 2: beq R2, R0, label beq R1, R0, label delay slot 4 ciclos Gabriel P. Qual o ganho de desempenho com o preenchimento. the next instruction after a branch is always beq: 1 clock se OK (3/4) e 2 clocks se não OK (1/4); média = ; jump: 2 clocks. beq. Delay slot b. lecture-vi-delayed-branch. Silva Preenchimento do. Reg. . 40 beq $1, $3, 7. (in instructions). Otimizações para preencher o "delay slot". rDest delay slot add r1,r2,r3 beq r2,r0,dest beq r2,r0,dest add r1,r2. opULA. L: lw r10, 0(r20).